Всегда верное решение!
ГАММА-САНКТ-ПЕТЕРБУРГ
Поставки электронных компонентов и модулей на рынки
России, стран СНГ и Прибалтики
(812) 325-51-15

Новое двухъядерное семейство микроконтроллеров Microchip dsPIC. Раздельная разработка и бесшовное объединение ПО для обоих ядер

Новые dsPIC33CH, выпущенные компанией Microchip 25 июня 2018 года в серийное производство, предназначены для решения сложных ресурсоемких задач во встраиваемых системах. Два ядра – ведущее и ведомое – работают независимо. Ведомое ядро управляет критическими процессами и приложениями реального времени; ведущее – управление системой, коммуникацией, интерфейсами. При этом, разработка программного обеспечения для каждого ядра ведется независимо, в т.ч. разными командами разработчиков.

dsPIC33CH block diagram

Семейство dsPIC33CH ориентировано на цифровые источники питания, управление электродвигателями и другие сферы применения, требующие сложных алгоритмов управления и контроля: беспроводное питание и заряд, серверные БП и ИБП, дроны, автомобильные датчики и пр. Например, в цифровом ИИП ведомое ядро реализует алгоритмы и математические расчеты в масштабе реального времени, а ведущее поддерживает протокольный обмен и обеспечивает мониторинг. Таким образом, два ядра увеличивают производительность и уменьшают отклик системы. Объединение двух ядер в одном корпусе позволяет уменьшить габариты, улучшить ЭМС, увеличить тактовую частоту ядер и шин обмена. В семействе реализована возможность обновления прошивки «на лету», что особенно важно для источников питания и ИБП, работающих без выключения.

В автомобильном вентиляторе, помпе или бензонасосе ведомое ядро управляет скоростью и моментом вращения вала, в то время как ведущее поддерживает обмен по CAN-FD шине, занимается мониторингом и самодиагностикой изделия.

Основные особенности семейства dsPIC33CH:

  • два ядра dsPICс независимыми наборами периферии
  • ведущее ядро 90 MIPS, до 128К двухпанельной Flash памяти с ECC, 16К ОЗУ
  • ведомое ядро 100 MIPS, 24К программной ОЗУ, 4К ОЗУ данных
  • механизмы FIFO для взаимного обмена данными между ядрами
  • команды и операции для ЦОС (DSP): 32-битное умножение, деление за 6 циклов, 40-битный аккумулятор, MAC/MPY/MULза один цикл
  • 5 наборов регистров для быстрого контекстного переключения, команды организации циклов

Периферия (общий перечень, делящийся на два независимых набора для каждого ядра):

  • 12 каналов быстрого ШИМ – 4 для ведущего и 8 для ведомого. Разрешение – 250 пс (тактовая частота модуля 4 ГГц, собственный PLL)
  • 12 модулей SCCP – 8 для ведущего и 4 для ведомого
  • 4 независимых АЦП – 1 для ведущего и 4 для ведомого. 12 битные, 3.5 МВыб/с
  • 4 модуля ЦАП – 1 для ведущего, 3 для ведомого. 12 битные
  • 4 аналоговых компаратора – 1 для ведущего, 3 для ведомого. Задержка 15 нс
  • программируемые усилители (PGA) – 3 модуля у ведомого
  • 3 UART, 3 I2C/SPI – по 2 для ведущего, по 1 для ведомого
  • Модуль CANFD у ведущего ядра
  • 8 каналов DMA – 6 у ведущего, 2 у ведомого
  • переназначение выводов (PPS), модули обеспечения надежности: CRC, ECC, DMT, WDT, FSCM
  • раздельная и совместная внутрисхемная отладка ядер

Семейство выпускается в широком диапазоне типов корпусов (28, 36, 44, 64 и 80 выводные).

Заявка на получение образцов

Вы можете получить образцы микросхем под разработку ваших устройств.
Для этого заполните ниже форму заявки.

Организация
Название организации
Неверный Ввод
Почтовый адрес
Неверный Ввод
Телефон организации
Неверный Ввод
Контактное лицо
Ф.И.О. (*)
Заполните, пожалуйста, поле
E-mail (*)
Заполните, пожалуйста, поле
Моб.телефон (*)
Заполните, пожалуйста, поле
Дополнительные вопросы
Наберите символы с картинки

Нажимая на кнопку, вы даете согласие на обработку своих персональных данных

Регистрация e-mail на получение новостей ::

Статьи для разработчиков

Новости производителей